FINAL引导在FPGA上使用无DSP恒定乘法器NTT的加速

作者: Jonas Bertels (COSIC, KU Leuven, 比利时鲁汶), Hilder V. L. Pereira (坎皮纳斯大学, 巴西坎皮纳斯), Ingrid Verbauwhede (COSIC, KU Leuven, 比利时鲁汶)

DOI: https://doi.org/10.46586/tches.v2025.i3.293-316

关键词: NTT, FHE, FINAL, 硬件设计, FPGA

摘要

本工作展示了Quatorze-bis，一种用于FPGA上类TFHE密码系统的最先进数论变换（NTT）电路。它包含一种新颖的模乘设计，用于恒定模数的恒定模乘。这种模乘设计不需要任何DSP单元或专用乘法器单元，与最先进的模乘器相比也不需要额外逻辑。此外，我们提出了用于类TFHE方案的恒定乘法器数论变换设计的实现。最后，我们使用这种数论变换设计在AMD Alveo U55c上实现了FINAL硬件加速器，将类TFHE密码系统在FPGA上的吞吐量指标相比Li等人的NFP CHES 2024加速器提高了9.28倍，相比绝对最先进的设计FPT [vBDTV23]提高了10-25%，同时仅使用FPT三分之一的DSP。

主要内容

技术架构

Quatorze-bis NTT电路: 针对类TFHE密码系统优化的数论变换设计
恒定模数模乘: 创新设计无需DSP单元或专用乘法器
硬件实现: 在AMD Alveo U55c FPGA平台上实现FINAL加速器

性能优势

相比NFP CHES 2024加速器：吞吐量提升9.28倍
相比FPT设计：性能提升10-25%，DSP使用量减少66%

技术特点

无DSP单元的恒定乘法器设计
与现有最先进模乘器相比无额外逻辑开销
专为类TFHE密码系统优化